1. 结构特点

触发器（Flip-Flop）是数字电路中的基本存储单元，其结构特点包括：

1.1 基本构成

锁存结构：由2个交叉耦合的逻辑门（通常为NAND或NOR）构成

时钟控制端（CLK）：同步控制数据采样

数据输入端（D/JK/T等）：决定状态变化

输出端（Q和Q'）：互补输出

1.2 典型类型结构差异

类型门电路数量特征结构

SR触发器2个NOR/NAND简单但存在禁止状态

D触发器4-6个门数据锁存，无竞争风险

JK触发器6-8个门主从结构，消除空翻

T触发器D触发器改造带反馈的计数专用结构

1.3 工艺实现

CMOS工艺：低功耗，高集成度（如74HC系列）

TTL工艺：高速但功耗较大（如74LS系列）

现代IC：嵌入式触发器（FPGA中LUT+DFF组合）

2. 工作原理

2.1 基本工作模式

图表

代码

2.2 关键时序参数

建立时间（Tsu）：数据需在时钟沿前稳定的时间（典型值5-15ns）

保持时间（Th）：时钟沿后数据需维持的时间（通常0-5ns）

传播延迟（Tpd）：时钟到输出的延迟（2-10ns）

2.3 各类型工作原理

SR型：

S=1, R=0 → Q=1

S=0, R=1 → Q=0

S=R=1 → 禁止状态（缺陷）

D型：

CLK上升沿采样D端数据

其他时间保持状态（解决SR触发器缺陷）

JK型：

J=K=0 → 保持

J≠K → 置位/复位

J=K=1 → 翻转（解决SR触发器禁止态）

T型：

T=1时每个时钟沿翻转

T=0时保持状态

3. 主要应用

3.1 基础应用场景

应用领域使用类型典型电路

数据锁存D触发器寄存器组

计数器T/JK触发器异步/同步计数器

状态机各类触发器Moore/Mealy型状态机

时钟域同步多级D触发器同步链电路

移位寄存器：

3.3 现代扩展应用

FPGA配置：作为可编程逻辑单元的基本元件

存储器设计：DRAM刷新控制电路

高速接口：DDR内存的DQS信号同步

4. 技术演进

低功耗设计：采用时钟门控技术

高速化：电流模逻辑（CML）触发器（＞10GHz）

抗辐射加固：航天用双模冗余触发器

触发器如同数字电路中的"记忆细胞"：

结构上像精密的机械齿轮组

工作时如严格守时的瑞士钟表

应用时似乐高积木般灵活组合