晶振PCB正确布线直接决定着电路板是否上电后正常及稳定工作，因此其重要性千万不可忽略。以下提出在晶振布线设计中应该注意的原则性事项：

1、X1和X2晶振引脚均为高阻引脚，必须小心处理。需确保晶体与X1，X2引脚之间的连线距离最短，必须小于5mm。

2、确保VDD引脚具有良好的退藕性。(VDD与地之间连接一个0.1uF电容)

3、即使信号位于板内层，也不能允许信号线靠近X1和X2引脚。在晶体引脚周围使用接地保护环。在内部或板反面使用接地保护敷铜。

1、晶振下不可走线，电路尽量靠近芯片端，并且与其输出时钟相关的时钟线走线等长，等阻抗。

2、走线尽量短，与其他信号需20mil间距，使用接地与其他信号隔离。

3、晶振底下尽量不要走线。如果实在要走线的话，不能走线进晶振pin脚周围50mil之内。尤其避免高速讯号。

FPGA的时钟输入要使用全局时钟引脚。高热下时钟漂移，要加锁相环同步电路。FPGA全部用同步设计，不直接用组合逻辑。

晶振参考最小化设计，电源部分需要加磁珠和小电容去耦，输出加始端匹配(频率不高就不用加匹配，远端有时也要加匹配，防反射）。

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