同步RS时钟触发器有不完善的地方，即有所谓空翻现象。空翻是在基本RS触发器的基础上构造时钟触发器时，因导引电路C门和D门功能不完善而造成的一种现象，即在一次时钟来到期间，触发器多次翻转的现象称为空翻，如图1所示。这违背了构造时钟触发器的初衷，每来一次时钟，最多允许触发器翻转一次，若多次翻转，电路也会发生状态的差错，因而是不允许的。因为在CP=1期间，时钟对C门和D门的作用消失，数据端R和S端的多次变化就会通过C门和D门到达基本RS触发器的输入端，造成触发器在一次时钟期间的多次翻转^[2] 。

为了克服空翻现象，设计了时钟触发器的其他两种结构：维持阻塞型和边沿JK触发器。

（1）维持阻塞D触发器的电路如图2所示。从电路的结构可以看出，它是在基本RS触发器的基础上增加了4个逻辑门而构成的，C门的输出是基本RS触发器的置“0”通道，D门的输出是基本RS触发器的置“1”通道。C门和D门可以在控制时钟控制下，决定数据D是否能传输到基本RS触发器的输入端。E门将数据D以反变量形式送到C门的输入端，再经过F门将数据D以原变量形式送到D门的输入端，使数据D等待时钟到来后，通过C门和D门，以实现置“0”或置“1”^[2] 。

JK触发器是将两个同步触发器串联成主从结构，如图3所示。两个触发器用相反的时钟控制，形成双拍式工作方式，即将一个时钟脉冲分为两个阶段：CP高电平时主触发器接受输入信号，状态改变，而从触发器停止工作，保持不变；CP低电平时，从触发器接收主触发器的输出信号，跟随主触发器的状态改变，而主触发器停止工作，不再接收外部输入信号。

时钟脉冲由高电平转换成低电平瞬间（下降沿），从触发器开始工作，状态发生改变，之后由于主触发器停止工作不再改变输出信号，因此从触发器的输入不变，触发器状态变化只发生在下降沿。这种触发方式称为主从触发，在逻辑符号中，主从触发方式用输出端处的小直角符号标示^[1] 。